`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2020/09/14 23:09:44
// Design Name: 
// Module Name: Mem
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module Mem(
    input   wire        i_is_mem,
    input   wire [4:0]  i_wb_addr,
    input   wire [31:0] i_wb_data,
    input   wire        i_wb_en,
    input   wire [31:0] i_mem_data,
    
    output  wire [31:0] o_wb_data,
    output  wire        o_wb_en,
    output  wire [4:0]  o_wb_addr
    );
    
    assign o_wb_data
        = i_is_mem ? i_mem_data
        : i_wb_data;
    
    assign o_wb_en = i_wb_en;
    assign o_wb_addr = i_wb_addr;
    
    
endmodule
